韩国企业集团的硅部门三星半导体在视频中解释了如何将硅雕刻的极限推向 3 纳米。创始人在视频中解释了雕刻技术的演变、挑战、雕刻精细度下降时会遇到哪些问题以及如何克服这些问题。我们了解到，就目前情况而言，3nm 雕刻所需的“Gate all around”（GAA）技术涉及的制造成本太高，这就是三星开发自己的技术（称为 MBCFET）的原因。它的优势？使芯片设计人员能够更轻松且经济高效地调整其设计，同时提高性能并降低功耗。
硅已经达到了极限，但还远没有说出它的最后一句话。证据是创始人在雕刻精细度方面不断进步，现在的目标是 3 纳米左右的尺寸。请注意：以下几段假设您了解硅晶体管的基本操作。基本上，这种类型的晶体管的工作原理是在晶体管所用硅的晶体结构中添加一些元素原子。我们称之为“掺杂”，有两种类型：P 掺杂（当我们嵌入缺少电子的原子时）和 N 掺杂（当我们在缺少电子的原子上包覆一个额外的电子时）。晶体管是一块 P 掺杂硅和一块 N 掺杂硅的组合体，施加电场（第三个元件，通过隔离器与 P 和 N 部分隔离，称为栅极，或“门”）。 ”）。
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当向栅极施加电场时，电流可以从晶体管的N掺杂部分流向P掺杂部分。当电场被切断时，晶体管不再导电。晶体管的一般操作就到此为止。但一切都或多或少以可预测的方式发生，达到一定规模。但是，对于刻在 10 nm 以下的芯片，由于短沟道效应，有必要完全重新考虑晶体管的设计（短沟道效应）介入：当“沟道”（即在施加电场后变得导电的 FET 半导体区域）的长度接近其耗尽区（P 和 N 掺杂部分的结点之间的区域）时，就会介入。模具），出现了几个问题。首先，即使晶体管栅极关闭，电子也可以开始从一个部分跳到另一个部分（因此电流必须不再流动）。
此外，晶体管本身的速度太快达到饱和——效率低下，导致能源浪费和热量排放。因此，三星半导体解释了其工程师如何克服这些问题，为 3nm 雕刻技术的到来做好准备。事实上，几年后，我们已经从经典的平面设计转向 FinFET，其中包括集成晶体管栅极，使其覆盖通道四个侧面中的三个。然而，3nm 镜头现在意味着 GAA 型设计（四周有门），其中晶体管栅极完全包围沟道。但就目前情况而言，GAA 技术极其复杂，因此实施起来成本高昂。这就是三星为另一种方法申请专利的原因：MBCFET。这不再是在门中嵌入纳米线的问题，而是一种相互堆叠的纳米片的问题。
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与目前的7nm雕刻技术相比，该工艺可以将芯片尺寸缩小45%，同时消耗的能源减少50%，性能提升35%。三星技术的另一个优势是，设计 SoC 和其他半导体的工程师可以直接将他们的 7nm 设计适应这种 3nm 技术，从而显着降低开发成本。三星刚刚发布了其 PDK 1.0 版本（工艺设计套件）对于工程师来说。然而，这种雕刻工艺在几年内不会导致产品上市。三星半导体目前的目标是 2020 年上半年生产 5nm 芯片，下半年生产 4nm 芯片。
