三星在影片中解釋了其計劃如何燒錄 3nm SoC

韓國企業集團的矽部門三星半導體在影片中解釋如何將矽雕刻的極限推向 3 奈米。創辦人在影片中解釋了雕刻技術的演變、挑戰、雕刻精細度下降時會遇到哪些問題以及如何克服這些問題。我們了解到，就目前情況而言，3nm 雕刻所需的「Gate all around」（GAA）技術涉及的製造成本太高，這就是三星開發自己的技術（稱為 MBCFET）的原因。它的優點？使晶片設計人員能夠更輕鬆且經濟高效地調整其設計，同時提高效能並降低功耗。

矽已經達到了極限，但還遠遠沒有說出它的最後一句話。證據是創始人在雕刻精細度方面不斷進步，現在的目標是 3 奈米左右的尺寸。請注意：以下幾段假設您了解矽晶體管的基本操作。基本上，這種類型的電晶體的工作原理是在電晶體所用矽的晶體結構中添加一些元素原子。我們稱之為“摻雜”，有兩種類型：P 摻雜（當我們嵌入缺少電子的原子時）和 N 摻雜（當我們在缺少電子的原子上包覆一個額外的電子時）。電晶體是一塊 P 摻雜矽和一塊 N 摻雜矽的組合體，施加電場（第三個元件，透過隔離器與 P 和 N 部分隔離，稱為閘極，或「閘」）。

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當向閘極施加電場時，電流可以從電晶體的N摻雜部分流向P摻雜部分。晶體管的一般操作就到此為止。但一切或多或少都以可預測的方式發生，達到某一規模。但是，對於刻在 10 nm 以下的晶片，由於短溝道效應，有必要完全重新考慮電晶體的設計（短溝道效應）介入：當「通道」（即在施加電場後變成導電的 FET 半導體區域）的長度接近其耗盡區（P 和 N 摻雜部分的結點之間的區域）時，就會介入。模具），出現了幾個問題。首先，即使電晶體閘極關閉，電子也可以開始從一個部分跳到另一個部分（因此電流必須不再流動）。

此外，電晶體本身的速度太快達到飽和——效率低下，導致能源浪費和熱量排放。因此，三星半導體解釋了其工程師如何克服這些問題，為 3nm 雕刻技術的到來做好準備。事實上，幾年後，我們已經從經典的平面設計轉向 FinFET，其中包括整合式電晶體閘極，使其覆蓋通道四個側面中的三個。然而，3nm 鏡頭現在意味著 GAA 型設計（四周有門），其中電晶體閘極完全包圍通道。但就目前情況而言，GAA 技術極為複雜，因此實施起來成本高昂。這就是三星為另一種方法申請專利的原因：MBCFET。這不再是在門中嵌入奈米線的問題，而是一種相互堆疊的奈米片的問題。

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與目前的7nm雕刻技術相比，此製程可將晶片尺寸縮小45%，同時消耗的能源減少50%，效能提升35%。三星技術的另一個優點是，設計 SoC 和其他半導體的工程師可以直接將他們的 7nm 設計適應這種 3nm 技術，從而顯著降低開發成本。三星剛剛發布了其 PDK 1.0 版本（製程設計套件）對於工程師來說。然而，這種雕刻工藝在幾年內不會導致產品上市。三星半導體目前的目標是 2020 年上半年生產 5nm 晶片，下半年生產 4nm 晶片。